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https://tede2.pucrs.br/tede2/handle/tede/3030| Tipo do documento: | Dissertação |
| Título: | Teste de SRAMs baseado na integração de March teste e sensores de corrente on-chip |
| Autor: | Quispe, Raúl Darío Chipana  |
| Primeiro orientador: | Vargas, Fabian Luis |
| Resumo: | Atualmente é possível observar que a área dedicada a elementos de memória em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior porção dos circuitos integrados e com o avanço da tecnologia Very Deep Sub-Micron (VDSM), é possível integrar milhões de transistores em uma única área de silício. O fato desta elevada integração faz com que surjam novos tipos de defeitos durante a fabricação das memórias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes não só de detectarem defeitos associados a modelos funcionais, e também associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de memória é extremamente importante para garantir tanto a qualidade do processo de fabricação como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho é desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente estática da memória. A avaliação da viabilidade e eficiência da metodologia de teste proposta neste trabalho foi feita baseada em simulações elétricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simulações foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi possível verificar a capacidade de detecção das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo híbrido de teste de memórias baseado fundamentalmente nos monitoramentos da tensão (através de elementos March) e da corrente estática (através de sensores de corrente on-chip). O resultado desta combinação é um novo algoritmo de teste de SRAMs menos complexo, isto é, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas. |
| Palavras-chave: | MICROELETRÔNICA CIRCUITOS INTEGRADOS CIRCUITOS ELETRÔNICOS TOLERÂNCIA A FALHAS (INFORMÁTICA) ALGORITMOS |
| Área(s) do CNPq: | CNPQ::ENGENHARIAS |
| Idioma: | por |
| País: | BR |
| Instituição: | Pontifícia Universidade Católica do Rio Grande do Sul |
| Sigla da instituição: | PUCRS |
| Departamento: | Faculdade de Engenharia |
| Programa: | Programa de Pós-Graduação em Engenharia Elétrica |
| Tipo de acesso: | Acesso Aberto |
| URI: | http://tede2.pucrs.br/tede2/handle/tede/3030 |
| Data de defesa: | 25-Mar-2010 |
| Aparece nas coleções: | Programa de Pós-Graduação em Engenharia Elétrica |
Arquivos associados a este item:
| Arquivo | Descrição | Tamanho | Formato | |
|---|---|---|---|---|
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