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https://tede2.pucrs.br/tede2/handle/tede/9694
Registro completo de metadados
Campo DC | Valor | Idioma |
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dc.creator | Lara, Estevan Linck | - |
dc.creator.Lattes | http://lattes.cnpq.br/2428697668206354 | por |
dc.contributor.advisor1 | Vargas, Fabian Luis | - |
dc.contributor.advisor1Lattes | http://lattes.cnpq.br/9050311050537919 | por |
dc.date.accessioned | 2021-06-10T18:58:12Z | - |
dc.date.issued | 2020-01-23 | - |
dc.identifier.uri | http://tede2.pucrs.br/tede2/handle/tede/9694 | - |
dc.description.resumo | The use of multi-core processors in general-purpose real-time embedded systems has experienced a considerable increase in recent years. Unfortunately, critical applications such as those devoted to aerospace and automotive, for instance, are not benefiting from the high-performance of this type of processor. The major obstacle: we may not predict and provide any guarantee on real-time properties of software running on such platforms. Shared memory bus is the main source of timing unpredictability due to access contention among cores. In these applications, when a critical task is executed, all other ordinary (non-critical) tasks are temporarily paused until completing the critical task. The present work aims to counteract with this problem. Hereafter, we propose an approach aiming to guarantee the complete execution of a critical task, i.e., preventing critical task execution from violating deadline while running in a multi-core platform. We assume that the system is simultaneously running the critical task in the Critical Core, and any number of (non-critical) tasks in the remaining cores of the system, with a mixed-criticality profile. The proposed approach is based on the implementation of a watchdog (namely, Shared Bus-Access Controller: SBAC) that is connected to the address bus between the processor and the system memory. Though, by monitoring the memory address bus of the system, the watchdog is able to predict the event of critical task execution violation. The approach assumes that bus access is based on the Time-Division Multiplexing Access (TDMA) policy, which allocates time slices for each of the cores to access the system bus. In this context, a time slice is of fixed size.To fit critical task execution into the deadline, a different number of time slices is allocated to each task running in the system. To validate the approach, the watchdog was implemented in VHDL language and connected to a dual-core version of the LEON 3 soft-core processor. The whole system was simulated on ModelSim and prototyped into a commercial FPGA. Practical experiments have shown that the proposed technique effectively guarantees a smooth execution of a critical task simultaneously with other non-critical tasks on a multi-core platform. | por |
dc.description.abstract | O uso de processadores multi-core em sistemas embarcados de uso geral em tempo real sofreu um grande aumento nos últimos anos. Infelizmente, aplicações críticas como as dedicadas ao setor aeroespacial e automotivo, por exemplo, não estão se beneficiando do alto desempenho desse tipo de processador. Existem obstáculos nessas plataformas, um deles é a imprevisibilidade e o outro é a falta de garantias sobre as propriedades em tempo real do software nesses sistemas. O barramento de memória compartilhada é a principal fonte de imprevisibilidade de temporização devido à contenção de acesso entre os núcleos. Nessas aplicações, quando uma tarefa crítica é executada, todas as outras tarefas comuns (não críticas) são temporariamente pausadas até a conclusão da tarefa crítica. O presente trabalho trata de criar uma alternativa para esse tipo de ação. A seguir, propõe-se uma abordagem com o objetivo de garantir a execução completa de uma tarefa crítica, ou seja, impedir que a execução simultânea de tarefas com diferentes criticalidades induza a violação do tempo de execução de tarefas críticas em uma plataforma multicore. Assume-se que o sistema esteja executando simultaneamente a tarefa crítica no núcleo crítico e qualquer número de tarefas (não críticas) nos núcleos restantes do sistema, com um perfil misto de criticidade. A abordagem proposta é baseada na implementação de um watchdog (denominado de Controlador de Acesso de Barramento Compartilhado, ou SBAC, do termo em inglês: "Shared-Bus Access Controller"), instanciado no barramento de endereço que conecta o processador à memória do sistema. Assim, ao monitorar o barramento de endereços da memória do sistema multi-core, o sistema proposto é capaz de prever o evento de violação do tempo de execução da tarefa crítica. A abordagem proposta pressupõe que os núcleos acessem o barramento de memória na política TDMA (Time-Division Multiplexing Access), que aloca intervalos de tempo iguais para cada um dos núcleos, permitindo o acesso à memória em diferentes intervalos de tempos. Para ajustar a execução crítica da tarefa sem ter que tomar uma medida que interrompa temporariamente os outros núcleos de executarem seus processos por um longo período. Elaborou-se modelos de acessos que garantem a execução de tarefas críticas sem violação de deadline, ao mesmo tempo que reduzem o tempo de ócio dos demais núcleos do processador. Com o objetivo de validar esta abordagem, o watchdog foi implementado em linguagem VHDL e conectado a uma versão de dois núcleos do processador soft-core LEON 3. Todo o sistema foi simulado no Simulador ModelSim e prototipado em um FPGA comercial. Experimentos práticos demonstram que a técnica proposta é extremamente eficaz para garantir a execução correta da tarefa crítica em uma plataforma multi-core com criticalidade mista. | por |
dc.description.provenance | Submitted by PPG Engenharia Elétrica ([email protected]) on 2021-05-03T20:35:31Z No. of bitstreams: 1 ESTEVAN LINCK LARA_DIS.pdf: 4481451 bytes, checksum: 7d06aefdd58c22eddf7e095f9caeb8cc (MD5) | eng |
dc.description.provenance | Rejected by Caroline Xavier ([email protected]), reason: Devolvido devido à falta da folha de rosto (página com as principais informações) no arquivo PDF, passando direto da capa para a ficha catalográfica. on 2021-05-17T18:07:21Z (GMT) | eng |
dc.description.provenance | Submitted by PPG Engenharia Elétrica ([email protected]) on 2021-05-31T19:23:21Z No. of bitstreams: 1 ESTEVAN LINCK LARA_DIS.pdf: 4499933 bytes, checksum: 9c47d101d525b04d2fe2b384e06e8e05 (MD5) | eng |
dc.description.provenance | Rejected by Sheila Dias ([email protected]), reason: Devolvido devido ao trabalho ter vindo agora sem resumo em português no TEDE2, que também é item obrigatório, tentei copiar do trabalho do aluno, mas o arquivo está protegido. on 2021-06-10T13:05:26Z (GMT) | eng |
dc.description.provenance | Submitted by PPG Engenharia Elétrica ([email protected]) on 2021-06-10T17:17:09Z No. of bitstreams: 1 ESTEVAN LINCK LARA_DIS.pdf: 4499933 bytes, checksum: 9c47d101d525b04d2fe2b384e06e8e05 (MD5) | eng |
dc.description.provenance | Approved for entry into archive by Sheila Dias ([email protected]) on 2021-06-10T18:36:53Z (GMT) No. of bitstreams: 1 ESTEVAN LINCK LARA_DIS.pdf: 4499933 bytes, checksum: 9c47d101d525b04d2fe2b384e06e8e05 (MD5) | eng |
dc.description.provenance | Made available in DSpace on 2021-06-10T18:58:12Z (GMT). No. of bitstreams: 1 ESTEVAN LINCK LARA_DIS.pdf: 4499933 bytes, checksum: 9c47d101d525b04d2fe2b384e06e8e05 (MD5) Previous issue date: 2020-01-23 | eng |
dc.format | application/pdf | * |
dc.thumbnail.url | http://tede2.pucrs.br:80/tede2/retrieve/181203/ESTEVAN%20LINCK%20LARA_DIS.pdf.jpg | * |
dc.language | eng | por |
dc.publisher | Pontifícia Universidade Católica do Rio Grande do Sul | por |
dc.publisher.department | Escola Politécnica | por |
dc.publisher.country | Brasil | por |
dc.publisher.initials | PUCRS | por |
dc.publisher.program | Programa de Pós-Graduação em Engenharia Elétrica | por |
dc.rights | Acesso Aberto | por |
dc.subject | Multi-Core Processor | eng |
dc.subject | Critical Application | eng |
dc.subject | Higth-Performance Embedded System | eng |
dc.subject | Critical Task Schedulability | eng |
dc.subject | Worst-Case Execution Time (WCET) | eng |
dc.subject | Deadline Violation | eng |
dc.subject | Processadores Multi-Core | por |
dc.subject | Aplicações Críticas | por |
dc.subject | Sistemas Embarcados de Alto Desempenho | por |
dc.subject | Escalonamento de Tarefas Críticas | por |
dc.subject | Pior Caso de Tempo de Execução | por |
dc.subject | Violação de Tempo Máximo de Execução (Deadline) | por |
dc.subject.cnpq | ENGENHARIAS | por |
dc.title | A hardware-based approach to guarantee critical task schedulability in TDMA bus access of multi-core architecture | por |
dc.type | Dissertação | por |
dc.restricao.situacao | Trabalho não apresenta restrição para publicação | por |
Aparece nas coleções: | Programa de Pós-Graduação em Engenharia Elétrica |
Arquivos associados a este item:
Arquivo | Descrição | Tamanho | Formato | |
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ESTEVAN LINCK LARA_DIS.pdf | ESTEVAN_LINCK_LARA_DIS | 4,39 MB | Adobe PDF | Baixar/Abrir Pré-Visualizar |
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