A hardware-based approach to guarantee critical task schedulability in TDMA bus access of multi-core architecture

Abstract

O uso de processadores multi-core em sistemas embarcados de uso geral em tempo real sofreu um grande aumento nos últimos anos. Infelizmente, aplicações críticas como as dedicadas ao setor aeroespacial e automotivo, por exemplo, não estão se beneficiando do alto desempenho desse tipo de processador. Existem obstáculos nessas plataformas, um deles é a imprevisibilidade e o outro é a falta de garantias sobre as propriedades em tempo real do software nesses sistemas. O barramento de memória compartilhada é a principal fonte de imprevisibilidade de temporização devido à contenção de acesso entre os núcleos. Nessas aplicações, quando uma tarefa crítica é executada, todas as outras tarefas comuns (não críticas) são temporariamente pausadas até a conclusão da tarefa crítica. O presente trabalho trata de criar uma alternativa para esse tipo de ação. A seguir, propõe-se uma abordagem com o objetivo de garantir a execução completa de uma tarefa crítica, ou seja, impedir que a execução simultânea de tarefas com diferentes criticalidades induza a violação do tempo de execução de tarefas críticas em uma plataforma multicore. Assume-se que o sistema esteja executando simultaneamente a tarefa crítica no núcleo crítico e qualquer número de tarefas (não críticas) nos núcleos restantes do sistema, com um perfil misto de criticidade. A abordagem proposta é baseada na implementação de um watchdog (denominado de Controlador de Acesso de Barramento Compartilhado, ou SBAC, do termo em inglês: "Shared-Bus Access Controller"), instanciado no barramento de endereço que conecta o processador à memória do sistema. Assim, ao monitorar o barramento de endereços da memória do sistema multi-core, o sistema proposto é capaz de prever o evento de violação do tempo de execução da tarefa crítica. A abordagem proposta pressupõe que os núcleos acessem o barramento de memória na política TDMA (Time-Division Multiplexing Access), que aloca intervalos de tempo iguais para cada um dos núcleos, permitindo o acesso à memória em diferentes intervalos de tempos. Para ajustar a execução crítica da tarefa sem ter que tomar uma medida que interrompa temporariamente os outros núcleos de executarem seus processos por um longo período. Elaborou-se modelos de acessos que garantem a execução de tarefas críticas sem violação de deadline, ao mesmo tempo que reduzem o tempo de ócio dos demais núcleos do processador. Com o objetivo de validar esta abordagem, o watchdog foi implementado em linguagem VHDL e conectado a uma versão de dois núcleos do processador soft-core LEON 3. Todo o sistema foi simulado no Simulador ModelSim e prototipado em um FPGA comercial. Experimentos práticos demonstram que a técnica proposta é extremamente eficaz para garantir a execução correta da tarefa crítica em uma plataforma multi-core com criticalidade mista.