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https://tede2.pucrs.br/tede2/handle/tede/5021
Registro completo de metadados
Campo DC | Valor | Idioma |
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dc.creator | Disconzi, Rosana Perazzolo | - |
dc.creator.Lattes | http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4771923P3 | por |
dc.contributor.advisor1 | Calazans, Ney Laert Vilar | - |
dc.contributor.advisor1Lattes | http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4781414E5 | por |
dc.date.accessioned | 2015-04-14T14:48:59Z | - |
dc.date.available | 2008-06-20 | - |
dc.date.issued | 2007-10-31 | - |
dc.identifier.citation | DISCONZI, Rosana Perazzolo. Modelagem e validação de redes intrachip através de síntese comportamental. 2007. 134 f. Dissertação (Mestrado em Ciência da Computação) - Pontifícia Universidade Católica do Rio Grande do Sul, Porto Alegre, 2007. | por |
dc.identifier.uri | http://tede2.pucrs.br/tede2/handle/tede/5021 | - |
dc.description.resumo | A crescente demanda pela redução do time-to-market para SoCs (System-on-chip) leva a mudanças essenciais na maneira como esses sistemas são concebidos. Um dos componentes críticos em qualquer SoC é a arquitetura interna de comunicação entre módulos do sistema. Tradicionalmente, estas são implementadas como arquiteturas de comunicação baseadas em barramentos. Contudo, a medida que a complexidade de SoCs cresce com a evolução tecnológica, barramentos apresentam crescentes limitações com relação a escalabilidade, consumo de potência e paralelismo. Devido a estas limitações, estruturas do tipo redes intrachip ou NoCs (Networks-on-Chip) têm ganho crescente destaque como forma de permitir superar as limitações derivadas do uso de barramentos em SoCs. Tais redes ampliam o espaço de soluções de projeto de estruturas de comunicação intrachip e trazem como vantagem largura de banda escalável de forma mais sistemática, o uso de conexões ponto a ponto curtas com menor dissipação de potência e a capacidade de facilmente definir o grau de paralelismo da comunicação. O processo de projeto de NoCs tem sido alvo de esforços da indústria e do meio acadêmico e este trabalho contribui com a avaliação de um processo de projeto que está retomando força com ferramentas comerciais, a síntese comportamental. O processo de projeto avaliado aqui, especificamente aquele ao qual dá suporte o ambiente Cynthesizer da FORTE Design Systems, não foi concebido para dar suporte ao projeto de arquiteturas de comunicação intrachip e não possui associados arcabouços de projeto para tal tarefa. No entanto, a facilidade de modelagem dessas estruturas mostrou-se atraente para realizar tal avaliação. Para tanto, foram escolhidos estudos de caso de NoCs com topologia toro 2D bidirecionais, pouco exploradas na literatura. Como contribuições deste trabalho cita-se a avaliação da síntese comportamental para o projeto de NoCs e a adaptação de algoritmos livres de (deadlocks) da literatura. Tais algoritmos foram propostos para redes de topologia malha e para toro unidirecional, e neste trabalho realizaram-se adaptações para uso destes em redes toro bidirecionais. Como resultado da avaliação, conclui-se que o estado da arte da síntese comportamental ainda precisa avançar e incluir processos para a geração e otimização de arquiteturas de comunicação intrachip. Os resultados obtidos são significativamente inferiores àqueles derivados de codificação direta no estilo RTL em termos de área e velocidade, mesmo depois de aplicado esforços significativos de otimização de código e exploração do espaço de projeto. Este trabalho demonstrou, contudo um fator positivo da síntese comportamental, qual seja a facilidade de modelagem e avaliação de algoritmos de roteamento | por |
dc.description.provenance | Made available in DSpace on 2015-04-14T14:48:59Z (GMT). No. of bitstreams: 1 402108.pdf: 3755135 bytes, checksum: 7d348d529638f63dbd140311e4213857 (MD5) Previous issue date: 2007-10-31 | eng |
dc.format | application/pdf | por |
dc.thumbnail.url | http://tede2.pucrs.br:80/tede2/retrieve/12585/402108.pdf.jpg | * |
dc.language | por | por |
dc.publisher | Pontifícia Universidade Católica do Rio Grande do Sul | por |
dc.publisher.department | Faculdade de Informáca | por |
dc.publisher.country | BR | por |
dc.publisher.initials | PUCRS | por |
dc.publisher.program | Programa de Pós-Graduação em Ciência da Computação | por |
dc.rights | Acesso Aberto | por |
dc.subject | INFORMÁTICA | por |
dc.subject | REDES DE COMPUTADORES | por |
dc.subject | ALGORITMOS | por |
dc.subject | ARQUITETURA DE REDES | por |
dc.subject.cnpq | CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO | por |
dc.title | Modelagem e validação de redes intrachip através de síntese comportamental | por |
dc.type | Dissertação | por |
Aparece nas coleções: | Programa de Pós-Graduação em Ciência da Computação |
Arquivos associados a este item:
Arquivo | Descrição | Tamanho | Formato | |
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402108.pdf | Texto Completo | 3,67 MB | Adobe PDF | Baixar/Abrir Pré-Visualizar |
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