@MASTERSTHESIS{ 2015:535933910, title = {Particionamento e mapeamento de aplica??es em MPSoCs baseados em NoCs 3D}, year = {2015}, url = "http://tede2.pucrs.br/tede2/handle/tede/6188", abstract = "Sistema multiprocessado intrachip, em ingl?s Multiprocessor System-on-Chip (MPSoC), com comunica??o baseada em rede intrachip, em ingl?s Network-on-Chip (NoC), integra grande quantidade de Elementos de Processamento (PEs) com o objetivo de executar aplica??es com alto grau de paralelismo/concorr?ncia. Estas aplica??es s?o compostas por diversas tarefas comunicantes, que s?o mapeadas dinamicamente nos PEs da arquitetura alvo. Quando cresce o n?mero de tarefas da aplica??o, a complexidade do mapeamento tamb?m cresce, podendo reduzir a efic?cia e/ou a efici?ncia da solu??o encontrada. Uma abordagem para otimizar o mapeamento ? a introdu??o de uma etapa anterior denominada particionamento, que permite organizar a intera??o das tarefas atrav?s de um agrupamento eficiente, reduzindo o n?mero de alternativas do mapeamento. Esta disserta??o prop?e o algoritmo Partition Reduce (PR), que ? uma abordagem de particionamento de tarefas baseada no algoritmo MapReduce, onde as tarefas s?o particionadas atrav?s de um agrupamento iterativo determin?stico. O PR foi analisado quanto a sua efic?cia e efici?ncia para minimizar o consumo de energia causada pela comunica??o na arquitetura alvo e para balancear a carga de processamento nos PEs. Resultados experimentais, contendo um conjunto variado de complexidade de tarefas, demonstram que o PR ? mais eficiente na gera??o de parti??es com baixo consumo de energia e com um balanceamento de carga eficiente para qualquer n?vel de complexidade de tarefas, quando comparado com o Simulated Annealing (SA). Por outro lado, os resultados mostram que o algoritmo ? eficaz apenas para aplica??es de m?dia e alta complexidade.", publisher = {Pontif?cia Universidade Cat?lica do Rio Grande do Sul}, scholl = {Programa de P?s-Gradua??o em Ci?ncia da Computa??o}, note = {Faculdade de Inform?tica} }