@MASTERSTHESIS{ 2016:1926793297,
 	title = {Analysis of voltage scaling effects in the design of resilient circuits},
 	year = {2016},
 	url = "http://tede2.pucrs.br/tede2/handle/tede/6615",
 	abstract = "Embora o avanço da tecnologia de semicondutores permita a fabricação de dispositivos
 com atrasos de propagação reduzidos, potencialmente habilitando o aumento da
 frequência de operação, as variações em processos de fabricação modernos crescem de
 forma muito agressiva. Para lidar com este problema, significativas margens de atraso devem
 ser adicionadas ao período de sinais de relógio, limitando os ganhos em desempenho
 e a eficiência energética do circuito. Entre as diversas técnicas exploradas nas últimas décadas
 para amenizar esta dificuldade, três se destacam como relevantes e promissoras,
 isoladas ou combinadas: a redução da tensão de alimentação, o uso de projeto assíncrono
 e arquiteturas resilientes. Este trabalho investiga como a redução de tensão de alimentação
 afeta os atrasos de caminhos em circuitos digitais, e produz três contribuições originais. A
 primeira é a definição uma técnica para garantir que circuitos sintetizados com um conjunto
 reduzido de células atinjam resultados comparaveis aos da biblioteca completa, mantendo
 a sua funcionalidade mesmo quando alimentados por tensões reduzidas. A segunda é a
 composição de um método para estender o suporte a níveis de tensão de alimentação para
 bibliotecas de células padrão providas por fabicantes de CIs, através de novas técnicas de
 caracterização de bibliotecas. A terceira é a análise dos efeitos do escalamento de tensão
 no projeto de circuitos resilientes, considerando tensões de alimentação superiores e
 inferiores à tensão de limiar dos transistores.",
 	publisher = {Pontifícia Universidade Católica do Rio Grande do Sul},
 	scholl = {Programa de Pós-Graduação em Ciência da Computação},
 	note = {Faculdade de Informática}
}