@MASTERSTHESIS{ 2014:1470503631,
 	title = {3D network-on-chip architectural exploration},
 	year = {2014},
 	url = "http://tede2.pucrs.br/tede2/handle/tede/5254",
 	abstract = "Comunica??o desempenha papel fundamental em projetos de Sistemas Multiprocessados em Chips (MPSoCs, do ingl?s Multiprocessor Systems-on-Chips). Desta maneira, Redes Intrachip (NoCs, do ingl?s Networks-on-Chips) t?m sido propostas como solu??o para a comunica??o global em MPSoCs complexos. Arquiteturas baseadas em NoCs s?o caracterizadas por v?rios compromissos relacionados a caracter?sticas estruturais, a especifica??es de desempenho e a demandas da aplica??o. Adicionalmente, o atraso na comunica??o e a dissipa??o de pot?ncia est?o aumentando conforme o n?mero de n?cleos em uma camada 2D (bidimensional) aumenta. Uma das raz?es para isso ? o longo di?metro da rede e a dist?ncia de comunica??o entre n?cleos. Neste cen?rio, a tecnologia de Circuito Integrado (CI) 3D (tridimensional) aplicada ?s arquiteturas do tipo NoC permite maior integra??o entre dispositivos e com interconex?es menores, e possibilita tamb?m reduzir o tamanho e o n?mero de interconex?es globais (conex?es entre todos os elementos de uma rede), o que, por sua vez, influencia diretamente o desempenho da comunica??o e permite oportunidades para inova??es em arquiteturas de chips. Ademais, arquiteturas baseadas em NoCs 3D aparecem como alternativa ? redu??o de indicadores como lat?ncia, consumo de energia e ?rea quando comparadas ?s topologias de NoCs 2D. Embora existam diversas tecnologias dispon?veis para interconex?es em redes 3D, a utiliza??o de Through Silicon Vias (TSVs) ? uma abordagem vi?vel como interconex?o entre camadas empilhadas. Entretanto, a desvantagem que a TSV ocasiona nas atuais tecnologias 3D ? que tais interconex?es s?o geralmente custosas em termos de ?rea de sil?cio, o que acarreta limita??es no seu uso. Este trabalho apresenta uma arquitetura de NoC 3D do tipo malha chamada Lasio, explorando impactos arquiteturais e comparando duas topologias, uma 3D e outra 2D, em termos de lat?ncia, vaz?o e ocupa??o de buffers. O presente trabalho tamb?m analisa a influ?ncia da profundidade dos buffers de entrada das portas dos roteadores nas lat?ncias de comunica??o e de aplica??o. Tais avalia??es consideraram diferentes par?metros de rede, como por exemplo, padr?es de tr?fego, profundidade dos buffers, n?vel de serializa??o das TSVs e uma variedade de tamanhos de pacotes. Al?m disso, durante este trabalho, foi implementado um esquema de serializa??o de TSV na Lasio. Em seguida, foi analisado o impacto de diferentes n?veis de serializa??o no custo de ?rea, na dissipa??o de pot?ncia, nas lat?ncias de rede e de aplica??o e na ocupa??o dos buffers de entrada das portas de cada roteador em uma NoC 3D 4x4x4 do tipo malha. Dentre os resultados alcan?ados durante este trabalho, foi verificado que topologias 3D quando comparadas a topologias 2D minimizam em 30% a lat?ncia de aplica??o e aumentam 56% a vaz?o dos pacotes. Al?m disso, este trabalho salienta que quando ? aplicado um tamanho de buffer apropriado, a lat?ncia de aplica??o ? reduzida at? 3,4 vezes para topologias 2D e 2,3 vezes para topologias 3D. Resultados adicionais demonstram que NoCs 3D reduzem mais a ocupa??o das conex?es internas quando comparadas com NoCs equivalentes 2D, o que potencialmente permite maior vaz?o e maior efici?ncia com rela??o ? dissipa??o de pot?ncia e lat?ncia. Ademais, os resultados tamb?m demonstraram que o esquema de serializa??o proposto permite reduzir o uso de TSVs com uma baixa perda de desempenho, o que ressalta potenciais benef?cios do esquema em MPSoCs baseados em NoCs 3D.",
 	publisher = {Pontif?cia Universidade Cat?lica do Rio Grande do Sul},
 	scholl = {Programa de P?s-Gradua??o em Ci?ncia da Computa??o},
 	note = {Faculdade de Inform?ca}
}