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Use este identificador para citar ou linkar para este item: http://tede2.pucrs.br/tede2/handle/tede/8167
Tipo do documento: Dissertação
Título: Testing the blade resilient asynchronous template : a structural approach
Autor: Juracy, Leonardo Rezende 
Primeiro orientador: Amory, Alexandre de Morais
Primeiro coorientador: Moreira, Matheus Trevisan
Resumo: Nowadays, the synchronous circuits design approach is the most used design method since it is highly automated by commercial computer-aided design (CAD) tools. Synchronous designs incorporate timing margins to ensure the correct behavior under the worstcase scenario of process and environmental variations, limiting its clock period optimization and increasing power consumption. On one hand, asynchronous designs present some potential advantages when compared to synchronous ones, such as less power consumption and more data throughput, but they may also suffer with the process and environmental variations. On the other hand, resilient circuits techniques are an alternative to keep the design working in presence of effects of variability. Thus, Blade template has been proposed, combining the advantages of both asynchronous and resilient circuits. The Blade template employs latches in its implementation and supports average-case circuit performance. Independently of the design style (synchronous or asynchronous), during the fabrication process of integrated circuits, some imperfections can occur, causing defects that reduce the fabrication yield. These defective ICs can present a faulty behavior, which produces an output different from the expected, and it must be identified before the circuit commercialization. Test methodologies help to find and diagnose this faulty behavior. Design for Testability (DfT) increases circuit testability by adding a degree of controllability and observability through different test techniques. Scan design is a DfT technique that provides for an external test equipment the access to the internal memory elements of a circuit, allowing test pattern insertion and response comparison. The goal of this work is to propose a fully integrated and automated structural DfT approach using commercial EDA tools and to propose a series of design methods to address the challenges related to testing asynchronous and resilient designs, with focus on Blade template. The proposed DfT flow is evaluated with a criptocore module and a microprocessor. The obtained results for the criptocore module show a fault coverage of 98.17% for stuck-at fault model and 89.37% for path-delay fault model, with an area overhead of 112.16%. The obtained results for the microprocessor show a fault coverage of 96.04% for stuck-at fault model and 99.00% for path-delay fault model, with an area overhead of 50.57%.
Abstract: Atualmente, a abordagem síncrona é a mais utilizada em projeto de circuitos integrados por ser altamente automatizado pelas ferramentas comerciais e por incorporar margens de tempo para garantir o funcionamento correto nos piores cenários de variações de processo e ambiente, limitando otimizações no período do relógio e aumentando o consumo de potência. Por um lado, circuitos assíncronos apresentam algumas vantagens em potencial quando comparados com os circuitos síncronos, como menor consumo de potência e maior vazão de dados, mas também podem sofrer com variações de processo e ambiente. Por outro lado, circuitos resilientes são uma alternativa para manter o circuito funcionando na presença de efeitos de variação. Sendo assim, foi proposto o circuito Blade que combina as vantagens de circuitos assíncronos com circuitos resilientes. Blade utiliza latches em sua implementação e mantém seu desempenho em cenários de caso médio. Independentemente do estilo de projeto (síncrono ou assíncrono), durante o processo de fabricação de circuitos integrados, algumas imperfeições podem acontecer, causando defeitos que reduzem o rendimento de fabricação. Circuitos defeituosos podem apresentar um comportamento falho, gerando uma saída diferente da esperada, devendo ser identificados antes de sua comercialização. Metodologias de teste podem ajudar na identificação e diagnóstico desse comportamento falho. Projeto visando testabilidade (do inglês, Design for Testability - DfT) aumenta a testabilidade do circuito adicionando um grau de controlabilidade e observabilidade através de diferentes técnicas. Scan é uma técnica de DfT que fornece para um equipamento de teste externo acesso aos elementos de memória internos do circuito, permitindo inserção de padrões de teste e comparação da resposta. O objetivo deste trabalho é propor uma abordagem de DfT estrutural, completamente automática e integrada com as ferramentas comerciais de projeto de circuitos, incluindo uma série de métodos para lidar com os desafios relacionados ao teste de circuitos assíncronos e resilientes, com foco no Blade. O fluxo de DfT proposto é avaliado usando um módulo criptográfico e um microprocessador. Os resultados obtidos para o módulo criptográfico mostram uma cobertura de falha de 98,17% para falhas do tipo stuck-at e 89,37% para falhas do tipo path-delay, com um acréscimo de área de 112,16%. Os resultados obtidos para o microprocessador mostram uma cobertura de 96,04% para falhas do tipo stuck-at e 99,00% para falhas do tipo path-delay, com um acréscimo de área de 50,57%.
Palavras-chave: Resilient Design
Asynchronous Design
Design for Testability
Cell Design
Circuitos Resilientes
Circuitos Assíncronos
Projeto Visando Testabilidade
Projeto de Células
Área(s) do CNPq: CIENCIA DA COMPUTACAO::TEORIA DA COMPUTACAO
Idioma: eng
País: Brasil
Instituição: Pontifícia Universidade Católica do Rio Grande do Sul
Sigla da instituição: PUCRS
Departamento: Escola Politécnica
Programa: Programa de Pós-Graduação em Ciência da Computação
Tipo de acesso: Acesso Aberto
Restrição de acesso: Trabalho não apresenta restrição para publicação
URI: http://tede2.pucrs.br/tede2/handle/tede/8167
Data de defesa: 21-Mar-2018
Aparece nas coleções:Programa de Pós-Graduação em Ciência da Computação

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