1. TEDE PUCRS
  2. Teses e Dissertações dos Programas de Pós-Graduação da PUCRS
  3. Programa de Pós-Graduação em Engenharia Elétrica
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dc.creatorQuispe, Raúl Darío Chipana-
dc.creator.Latteshttp://lattes.cnpq.br/3603635039477008por
dc.contributor.advisor1Vargas, Fabian Luis-
dc.contributor.advisor1Latteshttp://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4788515U8por
dc.date.accessioned2015-04-14T13:56:20Z-
dc.date.available2010-08-25-
dc.date.issued2010-03-25-
dc.identifier.urihttp://tede2.pucrs.br/tede2/handle/tede/3030-
dc.description.resumoAtualmente é possível observar que a área dedicada a elementos de memória em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior porção dos circuitos integrados e com o avanço da tecnologia Very Deep Sub-Micron (VDSM), é possível integrar milhões de transistores em uma única área de silício. O fato desta elevada integração faz com que surjam novos tipos de defeitos durante a fabricação das memórias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes não só de detectarem defeitos associados a modelos funcionais, e também associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de memória é extremamente importante para garantir tanto a qualidade do processo de fabricação como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho é desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente estática da memória. A avaliação da viabilidade e eficiência da metodologia de teste proposta neste trabalho foi feita baseada em simulações elétricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simulações foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi possível verificar a capacidade de detecção das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo híbrido de teste de memórias baseado fundamentalmente nos monitoramentos da tensão (através de elementos March) e da corrente estática (através de sensores de corrente on-chip). O resultado desta combinação é um novo algoritmo de teste de SRAMs menos complexo, isto é, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas.por
dc.description.provenanceMade available in DSpace on 2015-04-14T13:56:20Z (GMT). No. of bitstreams: 1 425449.pdf: 1505039 bytes, checksum: 6f49f42dd2094687edefde36dcdef070 (MD5) Previous issue date: 2010-03-25eng
dc.formatapplication/pdfpor
dc.thumbnail.urlhttp://tede2.pucrs.br:80/tede2/retrieve/11336/425449.pdf.jpg*
dc.languageporpor
dc.publisherPontifícia Universidade Católica do Rio Grande do Sulpor
dc.publisher.departmentFaculdade de Engenhariapor
dc.publisher.countryBRpor
dc.publisher.initialsPUCRSpor
dc.publisher.programPrograma de Pós-Graduação em Engenharia Elétricapor
dc.rightsAcesso Abertopor
dc.subjectMICROELETRÔNICApor
dc.subjectCIRCUITOS INTEGRADOSpor
dc.subjectCIRCUITOS ELETRÔNICOSpor
dc.subjectTOLERÂNCIA A FALHAS (INFORMÁTICA)por
dc.subjectALGORITMOSpor
dc.subject.cnpqCNPQ::ENGENHARIASpor
dc.titleTeste de SRAMs baseado na integração de March teste e sensores de corrente on-chippor
dc.typeDissertaçãopor
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