1. TEDE PUCRS
  2. Teses e Dissertações dos Programas de Pós-Graduação da PUCRS
  3. Programa de Pós-Graduação em Engenharia Elétrica
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dc.creatorTarrillo Olano, Jimmy Fernando-
dc.creator.Latteshttp://lattes.cnpq.br/9605201254051004por
dc.contributor.advisor1Vargas, Fabian Luis-
dc.contributor.advisor1Latteshttp://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4788515U8por
dc.date.accessioned2015-04-14T13:56:16Z-
dc.date.available2009-11-03-
dc.date.issued2009-03-31-
dc.identifier.urihttp://tede2.pucrs.br/tede2/handle/tede/3020-
dc.description.resumoO desenvolvimento de aplicações críticas de tempo real tolerantes a falhas representa um grande desafio para engenheiros e pesquisadores, visto que uma falha pode gerar efeitos catastróficos para o sistema, ocasionando grandes perdas financeiras e/ou de vidas humanas. Este tipo de sistema comumente utiliza processadores embarcados que processam dados de entrada e geram um determinado número de saídas de acordo com as especificações do mesmo. Entretanto, devido à alta complexidade dos sistemas embarcados de tempo real, é cada vez mais freqüente o uso de um sistema operacional com o objetivo de simplificar o projeto do mesmo. Basicamente, o sistema operacional de tempo real (real-time operating system - RTOS) funciona como uma interface entre o hardware e o software. Contudo, sistemas embarcados de tempo real podem ser afetados por falhas transientes. Estas falhas podem degradar tanto o funcionamento da aplicação quanto o do próprio sistema operacional embarcado. Em sistemas embarcados de tempo real, estas falhas podem afetar não somente as saídas produzidas durante a execução da aplicação, mas também as restrições de tempo associadas às tarefas executadas pelo sistema operacional. Neste contexto, o presente trabalho propõe uma nova técnica baseada em hardware capaz de aumentar a robustez de sistemas embarcados de tempo real. A técnica proposta é baseada na implementação de um Infrastructure IP core (I-IP) denominado Escalonador- HW, que monitora a execução das tarefas e verifica se as mesmas estão de acordo com as restrições de tempo e seqüência de execução especificadas. Para validar a técnica proposta, foi desenvolvido um estudo-de-caso baseado em um microprocessador pipeline e um kernel de RTOS, além de um conjunto de benchmarks capazes de exercitar diferentes serviços oferecidos pelo sistema operacional embarcado. Este estudo-de-caso foi mapeado em um dispositivo programável lógico (FPGA). Experimentos de injeção de falhas por Software e Hardware foram realizados para validar a capacidade de detecção de falhas e estimar os overheads introduzidos pela técnica. Os resultados demonstram que a latência de detecção de falhas é menor que a latência de detecção por parte do RTOS, sendo a cobertura de detecção do Escalonador-HW maior que à RTOS. Por ultimo, o overhead introduzido representa aproximadamente 6% do processador Plasma.por
dc.description.provenanceMade available in DSpace on 2015-04-14T13:56:16Z (GMT). No. of bitstreams: 1 417996.pdf: 4174866 bytes, checksum: 4a179b07ca438054c69ef666401f47d5 (MD5) Previous issue date: 2009-03-31eng
dc.formatapplication/pdfpor
dc.thumbnail.urlhttp://tede2.pucrs.br:80/tede2/retrieve/11257/417996.pdf.jpg*
dc.languageporpor
dc.publisherPontifícia Universidade Católica do Rio Grande do Sulpor
dc.publisher.departmentFaculdade de Engenhariapor
dc.publisher.countryBRpor
dc.publisher.initialsPUCRSpor
dc.publisher.programPrograma de Pós-Graduação em Engenharia Elétricapor
dc.rightsAcesso Abertopor
dc.subjectSISTEMAS ELETRÔNICOSpor
dc.subjectCIRCUITOS INTEGRADOSpor
dc.subjectTOLERÂNCIA A FALHAS (COMPUTAÇÃO)por
dc.subjectHARDWAREpor
dc.subjectSOFTWAREpor
dc.subjectSISTEMAS (COMPUTAÇÃO)por
dc.subjectPROCESSAMENTO EM TEMPO REALpor
dc.subject.cnpqCNPQ::ENGENHARIAS::ENGENHARIA ELETRICApor
dc.titleEscalonador em hardware para deteção de falhas em sistemas embarcados de tempo realpor
dc.typeDissertaçãopor
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